AVC (H.264) CABAC Encoder IP Core
CABAC encoder IP Core предназначено для выполнения операций контекстно-адаптивного двоичного арифметического кодирования. Высокая производительность в сочетании с компактностью делают блок оптимальным сопроцессором для ускорения видео кодирования в составе встроенных систем.
CABAC Encoder IP Core — RTL реализация беспотерьных алгоритмов CABAC (Context-Adaptive Binary Arithmetic Coding). СФ-блок предназначено для аппаратного ускорения энтропийного арифметического кодирования потоков видео стандарта AVC (H.264).
Характеристики
- Полностью соответствует требованиям стандарта ISO/IEC 14496-10 и ITU-T H.264;
- Профиль стандарта AVC: Main;
- Высокая производительность, максимальная скорость потока — до 40 Мбит/с при тактовой частоте 200 МГц;
- Аппаратная инициализация и бинаризация контекстов;
- Подходит для использования на FPGA низкого ценового диапазона.
Комплект поставки
СФ-Блок доступен в виде списка цепей (netlist) или в исходных кодах и включает все необходимое для успешной имплементации в проект покупателя.
В поставку списка цепей включено:
- Синтезированный netlist для указанного устройства FPGA;
- Испытательный стенд (testbench) и bit accurate модель;
- Place@Rout скрипт;
- Скрипт для симуляции;
- Документация, включающая подробную спецификацию и инструкцию для системной интеграции.